| 우성윤 교수 연구팀, 차세대 VCT DRAM의 스케일링 한계와 발전 방향 제시 (IEEE Access 논문 게재) | |||||
| 작성자 | 관리자 | 작성일 | 2026-09-23 | 조회수 | 186 |
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  경북대학교 전자공학부 우성윤 교수 연구팀의 석사과정 구자현 학생이 수행한 연구 성과가 국제학술지 IEEE Access에 게재되었다.
해당 논문은 “Scalability of Vertical-Channel-Transistor DRAM Through Parameter Tradeoffs and Layout Optimization”이라는 제목으로, 차세대 고집적 DRAM 구조로 주목받는 수직채널 트랜지스터(Vertical-Channel Transistor, VCT) 기반 DRAM의 세대별 스케일링 가능성과 설계 한계를 정량적으로 분석하였다.
본 연구에서는 실제 보고된 VCT DRAM 구조를 기반으로 3차원 TCAD 모델을 구축하고, 국제 반도체 기술 로드맵(IRDS)의 DRAM 셀 면적에 대응하는 세대별 구조를 정의하였다.
이를 통해 채널 폭, 백게이트 산화막 및 절연막 두께의 미세화가 소자 특성, 기생 저항·커패시턴스 및 센싱 마진에 미치는 영향을 종합적으로 분석하고, VCT DRAM의 미세화가 진행될수록 나타나는 주요 성능 trade-off를 규명하였다.
또한 소자 파라미터의 추가적인 미세화 없이 레이아웃 최적화만으로 셀 면적을 446.5 nm²에서 408.5 nm²로 약 8.5% 추가 축소하고, 센싱 마진을 약 3.4% 향상시킬 수 있음을 확인하였다. 본 연구는 단일 소자 특성 분석을 넘어 실제 DRAM 기술 로드맵과 연계하여 VCT DRAM의 향후 세대별 스케일링 방향과 설계 지침을 제시했다는 점에서 의미가 있다.
해당 논문 상세 내용은 아래의 논문 링크를 통해 확인할 수 있다. |
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