| 박사과정 김남주, 석사과정 신현우 (지도교수 장병철), 삼성전자&Applied Materials와의 공동 연구로 2026 IEEE IRPS 반도체 신뢰성 학회 및 IEEE IEEE Transactions on Device and Materials Reliability논문 체택 | |||||
| 작성자 | 관리자 | 작성일 | 2026-02-23 | 조회수 | 562 |
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 논문 제목: 1. IRPS: Scalable High-Voltage Pass Transistor Structures: Physics-based and Variation-Aware Evaluation Toward 1000 Layer 3D NAND Flash 2. IEEE T-DMR: Investigation of Buried Channel Array Transistor as a Scalable High-Voltage Pass Transistor for 3-D NAND Flash Memory -- 2026년 IRPS (International Reliability Physics Symposium)에서 김남주 박사과정 학생의 논문이 체택이 되어, 2026년 3월 미국 Tucson에서 발표할 예정이다. 이번 IRPS 학회 논문은 국내 메모리 대기업 삼성전자와 미국 반도체 공정 장비 사 Applied Materials와의 공동 연구를 통해 진행되었다. 그리고 IEEE T-DMR 저널에는 삼성전자와의 공동 연구를 통해 신현우 석사과정, 김남주 박사과정 학생이 공동 1저자로 논문을 게제하였으며, 두 가지 연구 내용 모두 현재의 3D NAND Flash 메모리의 chip size reduction의 bottleneck인 high-voltage pass transistor의 스케일링 가능한 새로운 구조에 대한 연구로써, 산업체와의 공동 연구로 뜻깊은 연구 결과이다. 현재 3D NAND Flash 메모리는 2D planar 기반의 high-voltage pass transistor 구조의 스케일링 한계를 직면하고 있어, chip size reduction이 어려운 상황이다. 이에 20V 이상의 High-voltage pass transistor의 동작을 고려하여, 소자 스케일링에 용이한 FinFET, recessed source/drain 구조, buried gate 구조에 대한 심도 깊은 분석 결과 및 최적의 소자 구조 도출을 IRPS 학회 발표할 예정이며, IEEE T-DMR 저널 에서는 DRAM cell 구조인 BCAT 소자를 high-voltage pass transistor로 응용 시 소자 스케일링에 따른 장/단점을 device physics 관점에서 심도깊게 분석하였다. 해당 연구 결과를 통해 AI의 발전으로 수요가 급증하는 스토리지 시장 및 새로운 응용처인High-Bandwidth Flash (HBF)에서 1000단 이상의 고집적 3D NAND의 chip size를 줄이는 것과 동시에 프로그램/읽기 성능을 크게 기여할 수 있는 후속 연구 및 개발로 이어질 수 있는 산업체에 귀감이 되는 연구 결과이다. 논문 링크 |
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